Inter Core 2 L2 Cache Interconnection

[andapo]

Παιδιά τα φώτα σας please.

Προσπαθώ να βρώ πως συνδέονται εσωτερικά οι 2 επεξεργαστές στην αρχιτεκτονική core 2 της intel με την L2 cache memory. Νομίζω παλιά η σύνδεση με την L2 cache γινόταν με το back side bus και προς την memory με το frond side bus. Αλλά στην core 2 αρχιτεκτονική πώς γίνετε η σύνδεση με την διαμοιραζόμενη πλέον L2 cache?

Γνωρίζω καλά την αρχιτεκτονική των UltraSPARC T1 και T2 μιας και δουλεύω σε αυτούς (τις open source εκδόσεις) και ξέρω ότι εκεί η σύνδεση πραγματοποιήτε μέσω ενός crossbar switch. Κάτι έχω ακούσει ότι η Intel πραγματοποιεί την σύνδεση με έναν "απλό" δίαυλο (shared bus).

Αν ξέρει κάποιος ας βοηθήσει σας παρακαλώ.