Candyman1442169163 Μάϊος 16, 2007 #21 Κοινοποίηση Μάϊος 16, 2007 θα μοιαζει λιγο με τους quad που επικοινωνουν μεσ fsb.Ε όχι να φτάσουμε στο σημείο να έχουμε το FSB αντίστοιχο του HT !Front-Side Bus ReplacementThe primary use for HyperTransport is to replace the front-side bus, which is currently different for every type of machine. For instance, a Pentium cannot be plugged into a PCI bus. In order to expand the system, the front-side bus must connect through adaptors for the various standard buses, like AGP or PCI. These are typically included in the respective controller functions, namely the northbridge and southbridge.In theory, a similar computer implemented with HyperTransport is faster and more flexible. A single PCI↔HyperTransport adaptor chip will work with any HyperTransport enabled microprocessor and allow the use of PCI cards with these processors. For example, the NVIDIA nForce chipset uses HyperTransport to connect its north and south bridges. Link to comment Share on other sites More sharing options...
panoc Μάϊος 16, 2007 #22 Κοινοποίηση Μάϊος 16, 2007 Ποια αδυναμία άμεσης επικοινωνίας; Αφού τα cores επικοινωνούν όλα με direct connection (point 2 point)...Right?οχι... κοιτα τη φωτο που ποσταρα.ο Ν0 και ο Ν3 δεν επικοινωνουν οπως και ο Ν1 με τον Ν2.επικοινωνουν μεσω των Ν1 και Ν3 αντιστοιχα. Link to comment Share on other sites More sharing options...
panoc Μάϊος 16, 2007 #23 Κοινοποίηση Μάϊος 16, 2007 Ε όχι να φτάσουμε στο σημείο να έχουμε το FSB αντίστοιχο του HT ! ->>>>> οχι... κοιτα τη φωτο που ποσταρα.ο Ν0 και ο Ν3 δεν επικοινωνουν οπως και ο Ν1 με τον Ν2. επικοινωνουν μεσω των Ν1 και Ν3 αντιστοιχα. βιαζεσαι διαβασε και τι εγραψε ο Λουκας πιο πανω... Link to comment Share on other sites More sharing options...
Candyman1442169163 Μάϊος 16, 2007 #24 Κοινοποίηση Μάϊος 16, 2007 Panoc: Συγνώμη για την αμφιβήτηση, αλλά ξέρει κανείς μας εδώ να βγάζει συμπεράσματα περί αρχιτεκτονικής επεξεργαστών από φωτογραφία του πυρήνα;Εγώ δεν είμαι μηχανικός επεξεργαστών. Είναι κανείς;Υ.Γ. Εγώ έχω δει σχέδιο σε άρθρο (το ανέλυε κίολας) που ο κάθε πυρήνας έχει direct connection με τους υπόλοιπους τρεις. Ποιον να πιστέψουμε τώρα; Link to comment Share on other sites More sharing options...
panoc Μάϊος 16, 2007 #25 Κοινοποίηση Μάϊος 16, 2007 Δεν νομιζω οτι ειναι καποιος, αλλα ο Λουκας κατεχει 5 πραγματα περισσότερα τουλαχιστον απο μενα σε αυτο το θεμα.Απο την αλλη το σχεδιαγραμμα που εχει η AMD στο επισημο pdf της δεν χωραει αμφισβητησης και ειναι ξεκαθαρο...Α! και δεν αναλυουμε αν ειναι καλη η οχι η αρχιτεκτονικη, αναλυουμε που στο καλο ειναι το 4ο ht link που φωναζει η amd οτι θα εχει ο barcelona. Link to comment Share on other sites More sharing options...
yanni Μάϊος 16, 2007 #26 Κοινοποίηση Μάϊος 16, 2007 Δεν χρειάζεται να είσαι μηχανικός επεξεργαστών. Απλά διαβάζεις όλα τα προηγούμενα posts, που δεν είναι και πολλά, να δεις τι στο καλό παίζει.Άσχετο. Καλά πότε πρόλαβες και πόσταρες το κείμενο για το ΗΤ? Εν ριπή οφθαλμού!!!! Link to comment Share on other sites More sharing options...
panoc Μάϊος 16, 2007 #27 Κοινοποίηση Μάϊος 16, 2007 Υ.Γ. Εγώ έχω δει σχέδιο σε άρθρο (το ανέλυε κίολας) που ο κάθε πυρήνας έχει direct connection με τους υπόλοιπους τρεις. Ποιον να πιστέψουμε τώρα;το επισημο pdf της AMD ισως? χωραει αμφισβητιση αυτο? γιατι αν χωραει τοτε η εταιρια δε μας τα λεει και πολύ καλα... Link to comment Share on other sites More sharing options...
DarthMoul Μάϊος 16, 2007 Author #28 Κοινοποίηση Μάϊος 16, 2007 Μάλλον μπερδέψατε τους πυρήνες με τα chips Σαφώς και υπάρχει direct connection ανάμεσα στους πυρήνες του Barcelona. Και στους Core2 το ίδιο συμβαίνει πλέον. Τα HT links που μιλάμε έχουν να κάνουν με την διασύνδεση των chips για μια αρχιτεκτονική που φιλοδοξεί να περάσει από τα 8 sockets στα 32. Μάλλον θα μείνει στα 8 sockets μέχρι να έρθει το HT3, περίπου την ίδια εποχή με το CSI της Intel. Αυτό το τελευταίο δεν το ξέρω στα σίγουρα, το υποθέτω από αυτά που είπε πριν ο Wantilles. Link to comment Share on other sites More sharing options...
WAntilles Μάϊος 16, 2007 #29 Κοινοποίηση Μάϊος 16, 2007 2.Τα 65nm δεν του επιτρεπουν να βαλουν αλλα transistors στο die. απο 2008 που θα περασει στα 45nm και στα 1207+ (or whatever) θα το ενσωματωσει και θα δωσει και αυξηση επιδόσεων.Πάνο, δεν νομίζω να είναι αυτό που λες διότι:Ο Opteron είχε 3 ή 4 ΗΤ links? Ακόμα και 2 να είχε ξεκίνησε με τι? 180nm ή 130nm τεχνολογία? Εκεί πως χώρεσαν?Και πόσα transistors να είναι κάθε HT link που να μην χωράει στο chip?Εξάλλου:Πάντως δεν νομίζω ότι τίθεται θέμα ποιο φτηνών μητρικών μιας και το 4ο link είναι εσωτερικά στο package του επεξεργαστή. Για μητρικές με μεγαλύτερο αριθμο sockets ίσως να αλλάζει αυτό.Το "η φτήνια τρώει τον παρά" το πλήρωσε η AMD με την ηλιθιότητα του 754, ένα socket παντελώς άχρηστο που όφειλε να μην είχε βγει ποτέ.Όφειλε εξαρχής να είχε βγάλει το 939 - το οποίο φυσικά ήταν ακριβότερο στην κατασκευή λόγω dual-channel και περισσότερα layers στο PCB των μητρικών.Εξάλλου, σε συνέχεια αυτού:Ο Opteron είχε 3 ή 4 ΗΤ links? Ακόμα και 2 να είχε ξεκίνησε με τι? 180nm ή 130nm τεχνολογία? Εκεί πως χώρεσαν?Και πόσα transistors να είναι κάθε HT link που να μην χωράει στο chip?Αν υποθέσουμε ότι η υπόθεσή μου είναι σωστή, και ότι θα το ενσωματώσει με την έλευση του ΑΜ2+ όπου θα έχουμε HT v3.0, εκεί κανένας δεν μας είπε ότι οι πρώτοι ΑΜ2+ θα βγουν σώνει και καλά στα 45nm.Άρα είναι πιθανό να βγουν στα 65nm, άρα θέμα το να μην "χωράνε" στο die στα 65nm δεν τίθεται.Μάλλον θα μείνει στα 8 sockets μέχρι να έρθει το HT3, περίπου την ίδια εποχή με το CSI της Intel.Έναν χρόνο νωρίτερα. Link to comment Share on other sites More sharing options...
panoc Μάϊος 16, 2007 #30 Κοινοποίηση Μάϊος 16, 2007 Wan πιθανότατα να εχεις δίκιο, απλά εκανα μία υπόθεση που ηρθε στο μυαλό μου. Από την αλλη ο opteron στα 90nm εχει 233M transistors και 199mm^2 die size o barcelona εχει 463Μ transistors. Εαν κανουμε τα μαθηματικα (κατα προσεγγιση, (θεωρωντας το λογο 90/65 να ειναι 1,385) θα δουμε οτι στα 65nm θα εχει 285mm^2 αρκετα μεγαλο θα ελεγα για να μη προκαλει προβληματα... στα 45nm ομως θα εχει 198mm^2 οποτε βρισκόμαστε στα ιδια επιπεδα παραγωγης με τους σημερινους επεξεργαστες της. Link to comment Share on other sites More sharing options...
nivas Μάϊος 16, 2007 #31 Κοινοποίηση Μάϊος 16, 2007 Δεν έχω διαβάσει και πολλά για την νέα αρχιτεκτονική της AMD και δεν ξέρω επίσης τι διαφήμιζε η AMD.Παρόλα αυτά το σχέδιο μου φαίνεται πού λογικό. Λοιπόν:Το network το οποίο δημιουργείται από την επικοινωνία των Ni μεταξύ τους είναι γνωστό ως nearest neighborhood χωρίς διαγώνιες διασυνδέσεις (north-east-west-south). Αν βάζανε διασυνδέσεις και για διαγώνια (N2<->N3, N0<->N1) τότε θα είχαμε ένα full cross bar network όπου όλα επικοινωνούν με όλα. Γενικότερα το full bar χρησιμοποιείται όταν θέλεις να έχεις τρομερή ευελιξία επικοινωνίας. Διαφορετικά το επιπρόσθετω arbitration που θέλει για να δεις από που διαβάζεισ και που γράφεις μπορεί να σε σκοτώσει (αύξηση delay). Γενικότερα μόνο σε chips όπου πολύ fine-grain πληροφορία πρέπει να μεταφερθεί (όπως FPGAs) χρησιμοποιείται το full cross bas. Όσο η πληροφορία γίνεται πιο coarse, όπως σε έναν processor, το trade-off μεταξύ ευελιξίας της διασύνδεσης και καθυστέρησης για arbitration σε αναγκάζει να κόβεις διασυνδέσης.ΟΜΩΣ!! Το σχήμα που δείχνετε μπορεί να έχει τρία HT για κάθε CPU όμως αυτό γιατί έχει 4 CPU σε σύνδεση north-east-west-south. Αν θέλεις αυτό να το κάνεις scale σε περισότερες CPU αυτό σημαίνει ότι πρέπει η κάθε CPU να έχει 4 HT για να επικοινωνούν οι τετράδες του σχήματος μετξύ τουσ. Επίσης γίνεται κατανοητό ότι με αυτό τον τρόπο πετυχαίνεις καλύτερο scale με μεγαλυτερη κανονικότητα (πολύ σημαντικό για τα dev tools) σε σύκγριση με το να χρησιμοποιούσες ένα full bar.ps: συγνώμη για τα αγγλικά αλλά θα φάω μέρες αν κάτσω να βρω δόκιμους ελληνικούς όρους Link to comment Share on other sites More sharing options...
panoc Μάϊος 16, 2007 #32 Κοινοποίηση Μάϊος 16, 2007 δεν ξερω κατα πόσο ισχυει αυτο που λες για 4 λινκς πχ στους 16 cpu (1 για καθε γειτονικογιατι παντα το 1 link παει στον εξω κόσμο (Ι/Ο) αρα μενουν 2/3 αναλογα με τη θεση του επεξεργαστη για τη διασυνδεση με αλλον επεξεργαστη.εαν φτιαξεις το σχημα 16Χ16 και με ενα λινκ στο I/O θα δεις κατι πολυ σοβαρο ... προς το κεντρο εχουμε πολυ μεγαλες "τρυπες".ακομα ομως και να υπηρχε το 4ο λινκ, τουλαχιστον στο 4απλο θα επρεπε να ενωνει τους επεξεργαστες διαγωνια.δε το βλεπω να υπαρχει όμως... Link to comment Share on other sites More sharing options...
nivas Μάϊος 16, 2007 #33 Κοινοποίηση Μάϊος 16, 2007 δεν ξερω κατα πόσο ισχυει αυτο που λες για 4 λινκς πχ στους 16 cpu (1 για καθε γειτονικογιατι παντα το 1 link παει στον εξω κόσμο (Ι/Ο) αρα μενουν 2/3 αναλογα με τη θεση του επεξεργαστη για τη διασυνδεση με αλλον επεξεργαστη.εαν φτιαξεις το σχημα 16Χ16 και με ενα λινκ στο I/O θα δεις κατι πολυ σοβαρο ... προς το κεντρο εχουμε πολυ μεγαλες "τρυπες".ακομα ομως και να υπηρχε το 4ο λινκ, τουλαχιστον στο 4απλο θα επρεπε να ενωνει τους επεξεργαστες διαγωνια.δε το βλεπω να υπαρχει όμως...Δηλαδή ισχυρίζεσαι ότι ακόμα και να κάνει scale από 4 σε παραπάνω πυρήνες ο αριθμός των HT θα είναι 3? ένα για Ι/Ο και δύο για επικοινωνία με άλλα CPU? Μα τότε δεν μένουν απλά τρύπες αλλά δεν υπάρχει κανένας τρόπος επικοινωνίας των τετράδω μεταξύ τους. Link to comment Share on other sites More sharing options...
nivas Μάϊος 16, 2007 #34 Κοινοποίηση Μάϊος 16, 2007 ακομα ομως και να υπηρχε το 4ο λινκ, τουλαχιστον στο 4απλο θα επρεπε να ενωνει τους επεξεργαστες διαγωνια.Για πιο λόγο το ισχυρίζεσαι αυτό. η ανάλυση στο πρώτο μου post ουσιαστικά έλεγε ότι ΔΕΝ θα έπρεπε να ενώνει διαγώνια. Και στο φινάλε ποιους να ενώνει διαγώνια τους n1-n2 ή n0-n3. κολοκυθιά δηλαδή.:120: Link to comment Share on other sites More sharing options...
panoc Μάϊος 16, 2007 #35 Κοινοποίηση Μάϊος 16, 2007 δεν ισχυριζομαι τιποτα, μαλλον δεν καταλαβες το κειμενο μου!αυτο που ειπα ειναι οτι ακομα και με 4 λινκς, και δεδομενου οτι το 1 λινκ παει στο i/o μενουν 3 για επικοινωνια με αλλους cpu. εαν φτιαξεις το σχημα με 16 θα δεις οτι σε αυτη τη περιπτωση δημιουργουνται τρυπες. αυτο που λεο και εφοσον το εγγραφο που κοιταμε ειναι επισημο απο την amd ειναι οτι οι επεξεργαστες μεχρι τωρα ειναι με 3 λινκς απλα γιατι δεν εχουν μεγαλες βλεψεις για 16+ συστηματα.σε προηγουμενο ποστ μου εγραψα γιατι το πιστεω αυτο -> its all die matter.οταν θα μπορεσει θα μας προσφερει τα 4 λινκσ για διασυνδεση επεξεργαστων και ενδεχομενως δε θα χρειαστει κανενα για I/O εφοσον θα εχει ενσωματωμενο ολο το north bridge και λιγο πιο περα με το amd get all 3 http://www.pctechnology.gr/vbull/vb/showthread.php?t=33357&highlight=amd Link to comment Share on other sites More sharing options...
panoc Μάϊος 16, 2007 #36 Κοινοποίηση Μάϊος 16, 2007 Για πιο λόγο το ισχυρίζεσαι αυτό. η ανάλυση στο πρώτο μου post ουσιαστικά έλεγε ότι ΔΕΝ θα έπρεπε να ενώνει διαγώνια. Και στο φινάλε ποιους να ενώνει διαγώνια τους n1-n2 ή n0-n3. κολοκυθιά δηλαδή.:120:(εαν καταλαβα καλα)σε καθε περιπτωση δε θα πρεπει να ξερεις που διαβαζεις και που γραφεις?ποτε θα ειναι πιο γρηγορο ? με αμμεση επικοινωνια ή μεσω αλλου επεξεργαστη? Link to comment Share on other sites More sharing options...
nivas Μάϊος 16, 2007 #37 Κοινοποίηση Μάϊος 16, 2007 (εαν καταλαβα καλα)σε καθε περιπτωση δε θα πρεπει να ξερεις που διαβαζεις και που γραφεις?ποτε θα ειναι πιο γρηγορο ? με αμμεση επικοινωνια ή μεσω αλλου επεξεργαστη?Σίγουρα η άμμεση επικοινωνία είναι πιο γρήγορη. Όταν όμως την χρειάζεσαι. Αυξάνοντας των αριθμό των άμμεσων επικοινωνιών αυξάνεις και την καθυστέρηση τους. Οπότε όπως πάντα είναι trade-off. Link to comment Share on other sites More sharing options...
panoc Μάϊος 16, 2007 #38 Κοινοποίηση Μάϊος 16, 2007 εχεις δικιο σε αυτο, παραταυτα -ισως- το latancy αυτο να αντισταθμιζετε θετικα απο την αμεσοτητα.αλλωστε οτι ετσι θα απασχολεις ποσοστο απο τη δυναμη του επεξεργαστη για αναζητησεις αλλων επεξεργαστων που δεν τους αφορα το θέμα χανοντας απο τη οφελημη ισχύς τους.βασικα τις σκεψεις μου βασιζομενες στην εμπειρια μου καταθετω. Link to comment Share on other sites More sharing options...
nivas Μάϊος 16, 2007 #39 Κοινοποίηση Μάϊος 16, 2007 Οκ τέλος πάντον είναι θέμα trade-off όπως πάντα. Πάντως μου φαίνεται λίγο περίεργο με τις κατεγιστικές εξελλίξεις στα multi-cores και στα network on chips οι της AMD να ετοίμασαν cores τα οποία θέλουν re-design για να κάνουν scale σε περισότερους πυρήνες. Link to comment Share on other sites More sharing options...
panoc Μάϊος 16, 2007 #40 Κοινοποίηση Μάϊος 16, 2007 μπορει να υπαρχει το design απλα να μην ειναι δυνατη ή να μην χρειαζεται η αμεση υλοποιηση του αλλωστε δεν ειναι τοσο κατεγιστικες οι εξεληξεις, οι intel ακομα μιλανε μεσω fsb... Link to comment Share on other sites More sharing options...
Recommended Posts
Archived
This topic is now archived and is closed to further replies.