Γενική συζήτηση για τον K10 - Barcelona / Agena

[DarthMoul]

Νομίζω κάτι δεν πάει καλά με την AMD και τον Barcelona. Από τον Σεπτέμβρη μέχρι και πριν λίγες μέρες μας έλεγαν ότι ο Barcelona θα έχει 4 ΗΤ links και στο software optimization manual της AMD (thanks wan) για τον Barcelona στην σελίδα 198 βλέπω ένα chip με 3 HT links. :017:

Τι συμβαίνει ρε παιδιά;

[panoc]

Λουκα? πια ακριβως 3 εννοεις? (εκτος και βλεπω λαθος σελιδα ή ειμαι γκαβος )

τωρα που το ξανασκεφτομαι, μιλας για σελιδα 198 με αριθμιση του pdf ή 198 απο την αρχη ? (όπως μετρανε οι viewers?)

[DarthMoul]

<<Figure 6 shows an example of a four processor quad-core AMD family 10h system in a ccNUMA configuration. The processors, also called nodes, are numbered N0, N1, N3 and N2 clockwise from the top left. Each node has four cores that are labeled C0, C1, C2 and C3, respectively.

The four quad-core processors are connected by coherent HyperTransport™ links. Each processor has one bidirectional non-coherent link that is dedicated to I/O and two bidirectional coherent HyperTransport links that each connect to one of the two adjacent quad-core processors in the configuration. In a 4-way configuration, this assures a direct connection for any given quad-core processor to all the other quad-core processors in the system but one. The throughput of each bidirectional HyperTransport link is 4GB/s in each direction. (This can be platform dependent.) Each node is connected to its own memory.>>

Κάθε κουτάκι από αυτά που βλέπεις στο σχήμα είναι από μία CPU, η οποία είναι εμφανές ότι έχει 3 HT links. Το διάγραμμα του anand όμως δείχνει 4 links. Αυτό έλεγε και η AMD από τον περασμένο Σεπτέμβρη που πρωτομίλησε για Barcelona. Στην τελική υλοποίηση το 4ο link δεν υπάρχει.

[panoc]

Λουκα, στο σχεδιο στο anand εχει 4 ΗΤ απο ολοκληρο το cpu και οχι από καθε πυρηνα. κοινως δηλαδη ενα PHY links απο καθε core.

Το σχεδιο στο pdf εχει 3 coherent links, 2 για αλλους core και 1 για το i/o που ειναι τα phy του anandtech.

τουλαχιστον αυτο καταλαβαινω εγω.

[DarthMoul]

Λουκα, στο σχεδιο στο anand εχει 4 ΗΤ απο ολοκληρο το cpu και οχι από καθε πυρηνα. κοινως δηλαδη ενα PHY links απο καθε core.

Το σχεδιο στο pdf εχει 3 coherent links, 2 για αλλους core και 1 για το i/o που ειναι τα phy του anandtech.

τουλαχιστον αυτο καταλαβαινω εγω.

Πάνο διάβασε το κείμενο της AMD που έχω κάνει quote και κοίτα το σχέδιο προσεκτικά. Κάθε ένα από τα N1, N2, N3 και N4 είναι από μία Barcelona CPU που έχει C1, C2, C3 και C4 πυρήνες. Από κάθε CPU φεύγουν 3 HT links. Στο σχέδιο του anand βλέπεις ΜΙΑ Barcelona CPU αλλά με 4 HT links. Όπως ακριβώς τα έλεγε η AMD τον περασμένο Σεπτέμβρη.

[yanni]

Οικονομία στα ΗΤ links με λίγα λόγια? Δεν θα κοστίσει αυτό σε περιβάλλον με βαριές multi threaded εφαρμογές?

[DarthMoul]

Οικονομία στα ΗΤ links με λίγα λόγια? Δεν θα κοστίσει αυτό σε περιβάλλον με βαριές multi threaded εφαρμογές?

Φυσικά και θα κοστίσει. Αλλά κοστίζει λιγότερο σε κατασκευή της CPU και της μητρικής. Δύσκολοι καιροί γαρ.

[MADKiller7]

Απλη ερωτηση,απ οτι καταλαβα φευγουν απο καθε πυρηνα 3 ΗΤΤ links,2 πανε στους διπλανους core για την επικοινωνια μεταξυ τους και ενα τριτο Link παει εκτος στο io.Το τεταρτο τι θα προσεφερε,που θα βοηθουσε στην επικοινωνια δηλαδη αφου ηδη επικοινωνουν ολα?

[DarthMoul]

Απλη ερωτηση,απ οτι καταλαβα φευγουν απο καθε πυρηνα 3 ΗΤΤ links,2 πανε στους διπλανους core για την επικοινωνια μεταξυ τους και ενα τριτο Link παει εκτος στο io.Το τεταρτο τι θα προσεφερε,που θα βοηθουσε στην επικοινωνια δηλαδη αφου ηδη επικοινωνουν ολα?

Δεν επικοινωνούν όλα μεταξύ τους. Ο N0 με τον N3 και ο N1 με τον N2, λόγω απουσίας του 4ου link, επικοινωνούν μέσω Λαμίας. Για να μην πούμε τι θα γίνει σε μεγαλύτερες κλιμακώσεις. Μην ξεχνάς ότι οι K8 είχαν προδιαγραφές για 8 sockets και οι K10 θα πάνε στα 32. Βάλε άλλες 4 CPU στο σχήμα και θα πάρεις ένα bottleneck που θα θυμίζει πλατεία ομόνοιας 2 το μεσημέρι.

[WAntilles]

Να πω μία πιθανή εξήγηση:

Οι πρώτοι Barcelona σε 1207 θα έχουν HT v1.0.

Μήπως θα το βάλει το 4ο HT link μια και καλή στους επόμενους που θα είναι σε 1207+ (ή Socket G - δεν ξέρω το οριστικό όνομά του) που θα έχουν HT v3.0;

[DarthMoul]

Να πω μία πιθανή εξήγηση:

Οι πρώτοι Barcelona σε 1207 θα έχουν HT v1.0.

Μήπως θα το βάλει το 4ο HT link μια και καλή στους επόμενους που θα είναι σε 1207+ (ή Socket G - δεν ξέρω το οριστικό όνομά του) που θα έχουν HT v3.0;

Τα 4 links είναι προδιαγραφή του HT3. Δεν μπορεί να μην το βάλει τότε. Το διαφημίζει κανονικά όμως και μας πιπιλάει το μυαλό από το Σεπτέμβρη. Δίνει σχεδιαγράμματα, προδιαγραφές, reviews και μόνο όποιος σκαλίσει βαθιά το manual θα διαπιστώσει την αλήθεια. Εμένα μου θυμίζει λιγουλάκι Intel όλη αυτή η πρακτική.

[panoc]

Πάνο διάβασε το κείμενο της AMD που έχω κάνει quote και κοίτα το σχέδιο προσεκτικά. Κάθε ένα από τα N1, N2, N3 και N4 είναι από μία Barcelona CPU που έχει C1, C2, C3 και C4 πυρήνες. Από κάθε CPU φεύγουν 3 HT links. Στο σχέδιο του anand βλέπεις ΜΙΑ Barcelona CPU αλλά με 4 HT links. Όπως ακριβώς τα έλεγε η AMD τον περασμένο Σεπτέμβρη.

ντακς Λουκα ήταν πρωί, εγω "εβλεπα" cores αντι για cpu... :005:

[panoc]

Αυτο το pdf ειναι οτι πιο επισημο υπαρχει όσον αφορα την αρχιτεκτονικη του επεξεργαστη ?

[DarthMoul]

Αυτο το pdf ειναι οτι πιο επισημο υπαρχει όσον αφορα την αρχιτεκτονικη του επεξεργαστη ?

Δεν υπάρχει πιο πρόσφατο στο site της AMD.

[panoc]

Να πω μία πιθανή εξήγηση:

Οι πρώτοι Barcelona σε 1207 θα έχουν HT v1.0.

Μήπως θα το βάλει το 4ο HT link μια και καλή στους επόμενους που θα είναι σε 1207+ (ή Socket G - δεν ξέρω το οριστικό όνομά του) που θα έχουν HT v3.0;

εγω σκεφτομαι 2 εκδοχες.

1. Ο barcelona ειναι αρκετα πιο γρηγορος με 3 λινκς εναντι του ανταγωνισμου, οπότε δε χρειαζεται να σπαταλησουν περισσότερο χωρο στο chip. Κραταει μια "πισινη" ωστε να εχει κατι για αυξηση επιδόσεωνμετα

2.Τα 65nm δεν του επιτρεπουν να βαλουν αλλα transistors στο die. απο 2008 που θα περασει στα 45nm και στα 1207+ (or whatever) θα το ενσωματωσει και θα δωσει και αυξηση επιδόσεων.

Αν εξαιρεσω την κατασκευαστικη ανικανοτητα λογο nm οπότε και δικαιολογείται, εαν ισχυει το 1, τοτε πρεπει να απολύσουν πολύ κόσμο ακομα.

[yanni]

Ρε παιδιά τι είναι αυτά που γράφετε?

Λοιπόν θα το πω μία φορά και κοιτάχτε να το καταλάβετε.

Η AMD δεν κοροιδέυει τους πελάτες της. Η Intel ΜΟΝΟ κάνει τέτοια κόλπα.

Αμάν ποια. Παλιό Ιντελάδες....

Πέρα από την πλάκα δεν είναι η πρώτη φορά που κόβει ΗΤ links η AMD. Όπως πάλι είχε παρατηρήσει ο Darth στο παρελθόν με τους Α64, αν θυμάμαι καλά.

Τώρα το κρατάει μια πισινή για αργότερα ή είναι πολύ ποιο γρήγορη από τον ανταγωνισμό, είναι απλά αδικαιολόγητες... δικαιολογίες, διότι πολύ απλά διαφημιστηκαν τα 4 ΗΤ links. Ίσως απλά να είναι ποιο απλό σχεδιαστικά το chip με 3 ΗΤ links από ότι με 4, οπότε μπορεί απλά να θέλουν να κερδίσουν χρόνο, ή/και υπάρχει υπολογίσιμη μείωση στο κόστος κατασκευής.

Φυσικά και θα κοστίσει. Αλλά κοστίζει λιγότερο σε κατασκευή της CPU και της μητρικής. Δύσκολοι καιροί γαρ.

Πάντως δεν νομίζω ότι τίθεται θέμα ποιο φτηνών μητρικών μιας και το 4ο link είναι εσωτερικά στο package του επεξεργαστή. Για μητρικές με μεγαλύτερο αριθμο sockets ίσως να αλλάζει αυτό.

2.Τα 65nm δεν του επιτρεπουν να βαλουν αλλα transistors στο die. απο 2008 που θα περασει στα 45nm και στα 1207+ (or whatever) θα το ενσωματωσει και θα δωσει και αυξηση επιδόσεων.

Ο Opteron είχε 3 ή 4 ΗΤ links? Ακόμα και 2 να είχε ξεκίνησε με τι? 180nm ή 130nm τεχνολογία? Εκεί πως χώρεσαν?

Και πόσα transistors να είναι κάθε HT link που να μην χωράει στο chip?

[Indiana]

επειδή είμαι softwarαδες, θα το ενεργοποιούμε με software, κάτι σαν rivatuner να λέμε ότι ξεκλειδώσαμε κιόλας.....λολ :005: :005: :037:

πάντως πολύ ενδιαφέρον το θέμα, να δούμε αν θα επηρεάσει καθόλου την απόδοση :026:

[panoc]

Για να σκεφτει σαν intel ενα πραγμα κατα τη γνωμη μου θα πρεπει να ισχυει : να πολύ σίγουρη για το cpu της.

Από την αλλη, σκεφτεστε σε καποια εφαρμογη με 2 threads που χρειαζεται να επικοινωννουν να ειναι το πρωτο στο c0 και το αλλο στο c3? Ε ρε code optimisation που πρεπει να πεσει.

λετε η shared cache3 να υπαρχει και για να καλυψει αυτη την αδυναμια αμεσης επικοινωνίας? οπότε και ο Ν0-Ν3 Ν1-Ν2 αναλασουν data μεσω αυτης?

[Candyman1442169163]

Ποια αδυναμία άμεσης επικοινωνίας; Αφού τα cores επικοινωνούν όλα με direct connection (point 2 point)...Right?

Multiprocessor interconnect

Another use for HyperTransport is as an interconnect for NUMA multiprocessor computers. AMD uses HyperTransport with a proprietary cache coherency extension as part of their Direct Connect Architecture in their Opteron and Athlon64 line of processors. The HORUS interconnect from Newisys extends this concept to larger clusters.

[edit] Router or

[panoc]

πάντως πολύ ενδιαφέρον το θέμα, να δούμε αν θα επηρεάσει καθόλου την απόδοση :026:

σε καθημερινες εφαρμογες και τυπικη χρηση home δε πιστευω οτι θα εχει μεγαλο αντικτυπο.

σε χρησεις ομως που προορίζεται το s1207 αλλαζουν τα πραγματα.

θα μοιαζει λιγο με τους quad που επικοινωνουν μεσ fsb.